上海(hai)2022年(nian)12月21日 /美通社/ -- 世芯電子正式宣布(bu)以(yi)貢獻者（Contributor）會員身份加入UCIe?（Universal Chiplet Interconnect Express?）產業聯(lian)盟，參與(yu)UCIe技術標準的(de)(de)研(yan)究，結合本身豐富的(de)(de)先進(jin)封裝（2.5D及(ji)CoWoS）量產及(ji)HPC ASIC設(she)計(ji)經驗，將進(jin)一步(bu)鞏固(gu)其高(gao)性能ASIC領導者的(de)(de)地位。

UCIe可滿足來自不(bu)同的(de)(de)晶圓廠、不(bu)同工藝、有著不(bu)同設計的(de)(de)各種chiplet芯(xin)片的(de)(de)封裝需求。它(ta)是一(yi)種開放的(de)(de)行(xing)業互聯標準，可在Chiplet之間(jian)提供高帶寬、低延(yan)遲、節能且(qie)具有成(cheng)本效(xiao)益的(de)(de)封裝連接，使得開放的(de)(de)Chiplet生(sheng)態系統得以實現(xian)。世芯(xin)作為貢獻(xian)者(zhe)會參與(yu)到技(ji)術工作組當(dang)中(zhong)，且(qie)積極影響未來chiplet技(ji)術的(de)(de)發展方向。

UCIe 作為(wei)一先進的(de)(de)技(ji)術(shu)聯(lian)盟(meng)，對(dui)于世(shi)芯及其高性能(neng)計(ji)算ASIC客(ke)戶來說意義(yi)非凡(fan)，因(yin)它設法解決(jue)了對(dui)計(ji)算、內存、存儲和跨(kua)越云、邊緣、企業、5G、汽(qi)車(che)及高性能(neng)計(ji)算的(de)(de)整個計(ji)算連(lian)續體的(de)(de)連(lian)接(jie)性的(de)(de)不斷(duan)增長(chang)的(de)(de)需求。世(shi)芯電子(zi)總裁兼首席執行官沈翔霖表示：“UCIe對(dui)先進技(ji)術(shu)ASIC的(de)(de)未來至關重要，世(shi)芯積(ji)極參與將勢在必(bi)行。加入UCIe產業聯(lian)盟(meng)，世(shi)芯會扮演(yan)技(ji)術(shu)標準的(de)(de)積(ji)極貢獻者(zhe)，也會是帶(dai)領高階(jie)HPC ASIC芯片設計(ji)邁(mai)向(xiang)實(shi)現Chiplet里程碑的(de)(de)重要廠商。”

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上海(hai)2022年7月7日 /美通社/ -- 近年來先進封裝（Advanced Package）成為了高性能運算客制化芯片（High Performance Computing ASIC）成功與否的關鍵。隨著市場需求不斷升級，世芯電子致力于投資先進封裝關鍵技術，將其更有效率的整合到芯片設計供應鏈中， 以實現全客制化的合作模式。

隨著高階應用市場的發展，科技系統大廠開始必須透過軟硬體系統整合來實現創新，使其產品達到更強大的功能與強化的系統效能。也因為如此，現今各個系統大廠與OEM對客制化芯片（ASIC）的需求呈現高度成長。特別是在高性能運算系統芯片（SoC）領域，IC設計本身非常復雜且成本已經相當昂貴，如果再加上后端設計包含封裝，測試，供應鏈整合等等會是更大規模的投資。在成本及效率的考慮下，各大企業選擇與專業高階ASIC設計公司合作已是必然的趨勢。

高性能運(yun)算IC的成功關鍵取決于先進封裝技術

高階應用市場的高性能運算(suan)系統芯片成長強勁，伴隨的是前所未有對先進封裝技術的依賴。由臺積電所研發的先進封裝技術CoWoS 及InFO 2.5D/3D封裝對于成功部署當今的HPC SoC ASIC至關重要。CoWoS封裝可以實現把數個小芯片（Chiplets）黏合在同一中介片（Interposer）同一封裝基板（Substrate）上，以達到“系統級微縮”的境界，大大提升了SoC之間互連密度和性能，是科技史上的一大突破。另一先進封裝技術為多芯片模組（Multi-Chip-Module，簡稱MCM）也是類似概念。與傳統封裝不同，先進封裝需要與電路設計做更多的結合，加上必須整合產業的中下游，對設計整合能力是一大挑戰，也是門檻相當高的投資。

世芯看到了高性能系統運算ASIC設計服務市場對先進封裝需求的急速成長。“如今，各個科技大廠正大量投資于IC前端設計，以求跟自家產品完美結合以最大程度區別市場差異性及市場領先地位。他們此刻需要的是與杰出的專業ASIC設計服務公司合作，才不會讓他們的大量投資及時間成本付諸流水。”世芯電子總裁兼首席執行官沈翔霖說到。

世芯是客戶在高性能運算市場客制化芯片的重要伙伴

世芯電子提供的高性能運算設計方案能無縫整合高性能運算系統芯片設計和先進封裝技術。世芯的MCM 于2020年量產，CoWoS 于2021 年量產。現有大尺寸系統芯片幾乎是光罩的最大尺寸（Reticle Size，800mm2）。 中介片（Interposer）設計為 3~4倍于光罩最大尺寸（3~4X Reticle Size），而先進封裝尺寸甚至達到 85x85mm2是現有封裝技術的極限。這都是經過多項客戶產品成功量產驗證過的。也證明了世芯的高性能運算設計方案滿足高性能運算IC市場需求，是其取得市場領先地位的重要關鍵。

世芯電子股份有限公司成立于2003年，總部設于臺北。提供系統公司高復雜度、高產量SoC設計及量產服務。產品的應用市場包含AI人工智能、HPC高性能運算、娛樂機臺、手機、通訊設備、電腦及其他消費性電子IC產品。世芯致力于為客戶提供最高效益/成本比的解決方案，確保客戶一次投片成功并快速將產品導入市場。世芯成立以來，已完成眾多高階制程（16納米以下），高性能運算HPC SoC IC及先進封裝（CoWoS，2.5D）量產的成功案例，并于2014年10月28日于臺灣證券交易所掛牌上市（股票代號：世芯-KY: 3661）。目前在美國（硅谷）、日本（新橫濱）、中國大陸（上海、無錫、合肥、廣州、濟南、北京）和中國臺灣（新竹）擁有分部。

擁有一套經(jing)過自身驗證的(de)(de)芯(xin)片設計(ji)(ji)流(liu)程(cheng)和法則，是世芯(xin)成功(gong)的(de)(de)關鍵(jian)。它不僅能優化功(gong)耗、性能和面積的(de)(de)設計(ji)(ji)，同時還能符合客戶嚴格的(de)(de)流(liu)片計(ji)(ji)劃要求。世芯(xin)完整(zheng)的(de)(de)7/6/5納米設計(ji)(ji)能力(li)包括大(da)規模芯(xin)片設計(ji)(ji)里(li)必要的(de)(de)分區和簽核、測試設計(ji)(ji)流(liu)程(cheng)，以(yi)及一套涵蓋了(le)全面系統協同設計(ji)(ji)簽核的(de)(de)中介層/基板設計(ji)(ji)的(de)(de)完整(zheng)2.5D封裝設計(ji)(ji)流(liu)程(cheng)。

世芯的(de)創新(xin)封裝服務也涵蓋信號/電源仿真(zhen)及熱仿真(zhen)（SI/PI），能提供即插(cha)即用的(de)流片后(hou)解決(jue)方案(an)，以(yi)減(jian)少基板層(ceng)和由(you)此產生的(de)材料成本。這樣產生的(de)7/6/5納(na)米IC具有(you)更精(jing)確的(de)功率(lv)和熱估算流程(cheng)，能避免流片后(hou)的(de)失敗，在(zai)高(gao)功率(lv)設計中尤其關(guan)鍵。

世芯完整(zheng)的(de)(de)5納(na)米(mi)“設(she)(she)(she)計(ji)到交(jiao)付(fu)”方法側重于最(zui)大限度地(di)縮短設(she)(she)(she)計(ji)周期。其中的(de)(de)實(shi)體設(she)(she)(she)計(ji)像(xiang)是芯粒（Chiplet）技術(shu)平臺(tai)、高(gao)性能計(ji)算IP組合(he)含世芯的(de)(de)D2D APLink IP、IP子系(xi)統集成服務，以(yi)及最(zui)新的(de)(de)2.5D異構封裝技術(shu)等。

“世芯的優勢一直是先進工藝芯片設計。在7納米系統芯片項目的設計流片量產上，我們與客戶再次合作并取得了100%的流片成功率。”世芯總裁兼首席執行官沈翔霖表示，“我們的設計和驗證法則乃經過嚴格認證，亦源于我們企業文化一貫秉持的核心服務理念。”

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關于世芯電子

世芯電子股份有限公司成立于2003年，總部設于臺北。提供系統公司高復雜度、高產量SoC設計及量產服務。產品的應用市場包含AI人工智能、HPC高速運算、娛樂機臺、手機、通訊設備、超級計算機及其他消費類電子IC產品。世芯致力于為客戶提供最高效益/成本比的解決方案，確保客戶一次投片成功并快速將產品導入市場。世芯成立以來，已完成眾多高階制程（16納米以下）及高復雜度SoC設計的成功案例，并于2014年10月28日于臺灣證券交易所掛牌上市（股票代號：世芯-KY: 3661），是臺積電認證的價值鏈合作伙伴（VCA）。目前在美國（硅谷）、日本（新橫濱）、中國內地（上海、無錫、合肥、廣州、濟南、北京）和臺灣（新竹）擁有分部。

在臺(tai)積電(dian) 2021 年開放創新平臺(tai)的技術演講中，James Huang 強調，芯粒和先進封裝(zhuang)提供了(le)與單(dan)片 SoC 相比具(ju)有競爭力的成本結構，同時(shi)保(bao)持了(le)相近(jin)的性能和功(gong)耗。

James Huang 引用了兩項對(dui)芯粒/封裝發(fa)展至關重要的(de)(de)技術：一種是(shi)臺積(ji)電的(de)(de) 3DFabric 和(he) CoWos® 組合技術。 另一個是(shi)世芯的(de)(de) APLink 芯粒間(jian)互(hu)聯 I/0。

APLink 芯粒間互聯 I/0 支持多個芯粒之間的高速數據交換。APLink 1.0 的目標是臺積電的 12 納米工藝，而 APLink 2.0 的目標為7納米工藝。5納米(mi)工藝的(de)(de)APLink 3.0目前正在進行測試芯片(pian)結果評估，已達到目標(biao)線(xian)速(su)。APLink1.0和(he)2.0的(de)(de)線(xian)路速(su)率分別(bie)為(wei)1Gbps和(he)4Gbps。

超越(yue)眼前(qian)的(de)視野，James Huang 向與會者展(zhan)示了未來的(de)高(gao)峰。在詳細介紹 APLink 4.0 時，他透露(lu)了以 3 納米為(wei)目標的(de)芯(xin)粒間互(hu)聯(lian) IP。

APLink 4.0 的互連(lian)將采用以標(biao)準內(nei)核電壓(ya)運行的源同步 I/O 總線(xian)。每(mei)個 PHY 模(mo)塊以 12Tbps 的速度運行，每(mei)條 DQ 線(xian)路的速度高達 16Gbps，但(dan)只有(you) 5 納(na)秒的延遲。這些規(gui)格能支持可靠的系統操作。

APlink 4.0 IP 將支持北/南和東/西(xi)方(fang)向以及對(dui)稱的 PHY 布(bu)局排列，這(zhe)最大(da)限度地減少芯(xin)粒間互聯的信號線長度。

“真正將未來變為現實的是一種靈活的商業模式，它更符合未來技術創新需求。”James Huang 指出。

在實現多芯粒系(xi)統設計時，世(shi)芯與(yu)客戶的(de)合作模式提供多個起始點，包含產(chan)品(pin)規格制訂、SoC 設計或系(xi)統調試(shi)與(yu)量產(chan)等合作起始點。

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關于世芯電子

世芯電子股份有限公司成立于 2003 年，總部設于臺北。提供系統公司高復雜度、高產量 SoC 設計及量產服務。產品的應用市場包含 AI 人工智能、HPC 高速運算、娛樂機臺、手機、通訊設備、計算機及其他消費性電子 IC 產品。世芯致力于為客戶提供最高效益/成本比的解決方案，確保客戶一次投片成功并快速將產品導入市場。世芯成立以來，已完成眾多高階制程（16 納米以下）及高復雜度 SoC 設計的成功案例，并于 2014 年 10 月 28 日于臺灣證券交易所掛牌上市（股票代號：世芯-KY: 3661）。目前在美國（硅谷）、日本（新橫濱）、中國大(da)陸(lu)（上海、無錫、合肥、廣州、濟南、深圳）和臺灣（新竹）擁有分(fen)部(bu)。