新竹2017年3月30日電 /美通社/ -- ASIC設計服務暨IP研發銷售廠商智原科技(Faraday Technology Corporation, TWSE: 3035)今日發表基于聯電40eHV與40LP工藝的新一代內存編譯器(SRAM compiler)。該編譯器結合聯電最新的0.213um2存儲單元(bit cell)技術與智原科技的優化存儲器外圍電路設計，可自動輸出具有世界最小單元面積的存儲區塊，尤其在40eHV的工藝節點，可顯著地為行(xing)動裝(zhuang)置(zhi)顯示器驅動芯片(MDDI)相(xiang)關(guan)應用降低成本。
聯電推出40eHV與40LP工藝較小的0.213um2儲存單元后，智原立即率先推出相對應的SRAM編譯器。相較于原先的0.242um2版本，新推出的編譯器在各種不同存儲大小與結構配置條件下，可縮小存儲面積比例達15%~30%。而透過智原優化的存儲器外圍電路，可在不影響性能的情況下進一步縮小面積、降低功耗；相較于某些使用相同0.213um2儲存(cun)單元的客(ke)制化存(cun)儲器，智(zhi)原的方(fang)案(an)可減(jian)少面積的比例約20%，為Full HD與(yu)WQHD顯(xian)示器驅(qu)動芯(xin)片等講究SRAM IP面積的應(ying)用提供關鍵(jian)性的競爭優勢。
智原科技總經理王國雍表示：“40納米將是生命周期很長的工藝，而聯電的40納米工藝無論在IP、成本、良率與產能上都相當具有競爭力。智原將持續強化40納米的IP解決方案，相信這個0.213um2的內存編譯器將可為客戶帶來立即而明顯的效益。”
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智原科技(Faraday Technology Corporation, TWSE: 3035)為專用集成電路(ASIC)設計服務暨知識產權(IP)研(yan)發(fa)銷(xiao)售(shou)領導廠商，總公司位于臺灣(wan)新竹科(ke)(ke)學園區，并于中國大陸(lu)、美國、日本與歐洲設(she)(she)有研(yan)發(fa)、營(ying)銷(xiao)據點。重要的IP產品(pin)包括：I/O、標準單元庫(ku)、Memory Compiler、兼(jian)容ARM指令(ling)集CPU、DDR 2/3/4、低功耗DDR 1/2/3、MIPI、V-by-One、USB 3.X、10/100/1000 Ethernet、Serial ATA、PCI Express、可編(bian)程高速SerDes，以及數百(bai)個(ge)外設(she)(she)數字及混(hun)合訊號(hao)IP。更多信息，請(qing)瀏覽智原科(ke)(ke)技網站(zhan)或(huo)關注微信號(hao)faradaytech。
