瞻博網絡新一代網絡設計的功耗降低了14%，面積減少了6%
加州(zhou)山景城2019年6月(yue)12日 /美(mei)通(tong)社/ --
重點
（，納斯達克股票代碼：SNPS）近日宣布采用先進融合技術的創新型IC Compiler? II布局布線解決方案已在瞻博網絡(Juniper Networks)部署，為瞻博實現了更好的功耗和面積結果。此外，在IC Compiler II布局布線解決方案內執行時，工程變更指令(ECO)周轉時間可縮短40%以上。新思科技Fusion Design Platform?的關(guan)(guan)鍵組成(cheng)部分IC Compiler II和(he)先進融合技術通(tong)過執行(xing)過程(cheng)中的金(jin)牌signoff精確(que)度實現獨特的優(you)化能力，從而帶來更好的結果質量。采用先進融合技術的設計大大提(ti)高(gao)了功耗、時序和(he)電源網(wang)格signoff引擎之間的相關(guan)(guan)性，同時盡量減少設計收斂所需的ECO迭代次數。
瞻(zhan)博(bo)網(wang)絡(luo)正在(zai)拓展(zhan)對采(cai)用先進融(rong)合(he)技術的(de)(de)(de)IC Compiler II的(de)(de)(de)使用，為其由數(shu)十億個晶體管(guan)組成的(de)(de)(de)新一代7納(na)米網(wang)絡(luo)系(xi)統級芯片(SoC)設(she)(she)計提供所需(xu)的(de)(de)(de)額外功耗和(he)可(ke)靠性。為了(le)(le)節約6%的(de)(de)(de)面(mian)積(ji)(ji)和(he)14%的(de)(de)(de)功耗，瞻(zhan)博(bo)網(wang)絡(luo)部署了(le)(le)數(shu)項(xiang)IC Compiler II技術，如多(duo)位寄存器、低功耗布局(ju)、時鐘數(shu)據同步(bu)優化(CCD)和(he)基于網(wang)格的(de)(de)(de)時鐘樹綜(zong)合(he)等。瞻(zhan)博(bo)網(wang)絡(luo)部署的(de)(de)(de)具(ju)體的(de)(de)(de)先進融(rong)合(he)(Advanced Fusion)技術包括使設(she)(she)計面(mian)積(ji)(ji)縮小了(le)(le)多(duo)達3%，而且不影響時序的(de)(de)(de)邏輯重構，以及(ji)提高可(ke)靠性的(de)(de)(de)電源(yuan)網(wang)格增強功能(PGA)。在(zai)7納(na)米流片設(she)(she)計的(de)(de)(de)局(ju)部使用了(le)(le)PGA，動態壓降改善了(le)(le)22.5%。瞻(zhan)博(bo)還評估(gu)了(le)(le)在(zai)有挑戰性的(de)(de)(de)設(she)(she)計模塊上使用ECOFusion的(de)(de)(de)情況，其得(de)出結果(guo)的(de)(de)(de)速(su)度提高了(le)(le)43%，同時還節省了(le)(le)2%的(de)(de)(de)功耗。
瞻(zhan)博(bo)網(wang)絡ASIC負責人Narayan Subramaniam表示：“芯片是瞻(zhan)博(bo)所有高性能網(wang)絡產品(pin)的(de)(de)(de)(de)(de)核心，這(zhe)些(xie)產品(pin)的(de)(de)(de)(de)(de)耗(hao)電量(liang)往往超過100瓦，因此我們(men)的(de)(de)(de)(de)(de)主(zhu)要(yao)目標(biao)(biao)是顯(xian)著降低設計功(gong)耗(hao)。基于最新(xin)IC Compiler II和先(xian)進(jin)融合技術(shu)的(de)(de)(de)(de)(de)部署，幫(bang)助我們(men)實現了最佳PPA，降低了面(mian)積和功(gong)耗(hao)，且不影響7納(na)米流片的(de)(de)(de)(de)(de)時(shi)序。此外，“開箱即(ji)用”清除signoff時(shi)序違(wei)例是我們(men)的(de)(de)(de)(de)(de)又(you)一(yi)個主(zhu)要(yao)目標(biao)(biao)，因此期望ECO Fusion有助于進(jin)一(yi)步縮短得到結果的(de)(de)(de)(de)(de)時(shi)間，同(tong)時(shi)帶(dai)來更多結果質量(liang)的(de)(de)(de)(de)(de)改進(jin)。”
大約一年前發布的先進融合技術最近得到了提升，包含了更多的優化功能，如為實現最優功耗、性能和面積(PPA)而進行的邏輯重構、IR電壓降驅動的布局和優化、基于窮舉路徑分析(PBA)的PrimeTime®時延計(ji)算以及(ji)signoff精度的ECO。在IC Compiler II環境內使用，先進融(rong)合技術(shu)帶來了無與倫(lun)比的結果質(zhi)量和設計(ji)收(shou)斂(lian)。
新思科技(ji)芯片設計事業部高級(ji)營(ying)銷總監Sanjay Bali說：“采用先進融合技(ji)術的IC Compiler II提供了(le)最好的PPA，同時證明了(le)ECO迭代(dai)和周(zhou)轉時間可以減(jian)少40%。瞻博(bo)網絡(luo)是提供先進網絡(luo)解(jie)決(jue)方案方面(mian)的領導者，他們對采用先進融合技(ji)術的IC Compiler II的部署是幫助以更低(di)成(cheng)本提供對環(huan)境更有利的低(di)功(gong)耗芯片的關鍵。”
新思科技簡介
新思(si)科(ke)技（Synopsys, Inc.，納(na)斯達克股票代碼：SNPS）是眾多(duo)創新型公(gong)司(si)(si)(si)的(de) Silicon to Software?（“芯片(pian)到軟件(jian)(jian)”）合作(zuo)伙(huo)伴，這些公(gong)司(si)(si)(si)致力(li)于開發我(wo)們日常所(suo)依賴的(de)電子產品和(he)軟件(jian)(jian)應(ying)用。作(zuo)為全(quan)球(qiu)(qiu)第15大軟件(jian)(jian)公(gong)司(si)(si)(si)，新思(si)科(ke)技長期以(yi)來一直(zhi)是電子設(she)計自動(dong)化(EDA)和(he)半(ban)導體IP領(ling)域的(de)全(quan)球(qiu)(qiu)領(ling)導者，并且在軟件(jian)(jian)安(an)全(quan)和(he)質量解決方案(an)(an)方面也(ye)發揮著越來越大的(de)領(ling)導作(zuo)用。無論您是創建高級半(ban)導體的(de)片(pian)上系統(SoC)設(she)計人員(yuan)，還是編寫(xie)需要最高安(an)全(quan)性和(he)質量的(de)應(ying)用程序的(de)軟件(jian)(jian)開發人員(yuan)，新思(si)科(ke)技都能夠提供您所(suo)需要的(de)解決方案(an)(an)，幫(bang)助(zhu)您推出創新性的(de)、高質量的(de)、安(an)全(quan)的(de)產品。有關更(geng)多(duo)信息(xi)，請訪問 。
編輯聯系人：
Camille Xu
新思科技
電郵：
James Watts
新思科技
電郵：
